Activity
From 10/10/2014 to 08/11/2014
06/11/2014
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03:36 PM Bug #266: tests préliminaires sur design 0.1.32
- Autre comportement inattendu:
Au démarrage du mode normal, le temps n'est pas écrit pour le registre f3_0. A la ba...
05/11/2014
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- Comportement inattendu au démarrage.
Séquence 1:
1 reset HW OK
2 soft reset bit fixé à 0
3 status inattendu pour ... -
10:30 AM Task #228 (In Progress): DECIMATION
30/10/2014
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01:37 PM Task #260 (New): Part Stress Analysis
- Voici la part Stress Analysis constituée à partir de la DCL, à compléter.
Il faudrait compléter avec ce qui peut êtr...
28/10/2014
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04:50 PM DECOM LFR Feature #109: **R2** Ajout de la gestion des paquets ASM et BP
- r50 : ajout de la classe pour les BP2 et implémentation.
Test sur NM : semble OK mais il faut cross checker avec l...
27/10/2014
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04:43 PM Support #258 (Closed): Numéro de version du code VHDL
- Véronique a soulevé une question pertinente, versionner le code VHDL n'est peut être pas suffisant si les contraintes...
24/10/2014
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03:08 PM LFR-FSW Bug #247 (Closed): Le champ TIME des TM (Cuc) reste à 0x800000000001
- Test rejoué OK
script /home/validation/SCRIPT/just_normal_mode.py
Fichiers de logs rangés dans le répertoire
/hom...
17/10/2014
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04:48 PM LFR-FSW Bug #241 (Feedback): 2 petits pb avec le SGSE
- La division par le facteur 2688 semble bien avoir été implémentée mais la fonction logarithmique est une fonction non...
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- Il s'agit dans un premier temps d'automatiser le déroulement des différents scénarios décrits par Thomas dans le docu...
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- Le bug a été identifié dans le VHDL, la révision 1.1.26 a été corrigée. La carte EM est programmée.
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- Il y avait effectivement un pb du coté de la decom de Bruno. C'est maintenant réglé (version 0r49 du soft de Bruno), ...
16/10/2014
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- Observation de 52 ASM_F0 enregistrée toute les 4 s montre des temps pas identiques entre les paires de paquets (44+44...
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- Le problème vient du VHDL (me module time_management reste bloqué), j'ai informé Jean-Christophe. Dans les issues, en...
15/10/2014
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- Action 6: LFR Team (Paul) to investigate on the possibility of integrating PSD over 3 sec instead of 4 sec. in synchr...
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- thomas chust wrote:
> r47: après chaque paquet (de 44, 52 ou 48 lignes) il y a un retour charriot de trop => à suppr... -
- r47: après chaque paquet (de 44, 52 ou 48 lignes) il y a un retour charriot de trop => à supprimer
Sinon au delà des... -
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Le soft de validation a été mis à jour pour prendre en compte cette nouvelle valeur de Ttarget Logical Address non ...-
Suite à la modification de Paul (Target logical ID = 0x20) pour utiliser la STarDundee en mode routeur
le champ TI...
14/10/2014
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- Pour le FPGA voici ce que dit la DOC:
*PRA/B/C/D2 Probes A, B, C, and D*
>The dedicated probe pins are used to ou... -
- * Voir quels composants sont à approvisionner en industriel.
* Controller les quantités de composants dans la DCL /!... -
- Reste à mettre en place pour BP1/2 +...
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- Fait à partir de r44
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- fait en r46
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- Corrigé en r45
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- fait en r45
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- r43 : les valeurs asm étaient écrites sans séparateurs. Corrigé.
13/10/2014
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- J'ai remis à jour la Change Request, et réintégré les mises à jour de Guillaume.
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- Voici le schéma 1.07 pour relecture, si tout est OK de votre coté, je le pose dans les documents avec les autres sché...
12/10/2014
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- Vincent Leray wrote:
> Point soulevé au consortium meeting: Filtres en entrée des alims, structure proposée dans la ... -
- Vincent Leray wrote:
> Vincent Leray wrote:
> > Alexis Jeandet wrote:
> > > Il faut aussi vérifier si l'entrée CLK...
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