Bug #250
open
temps des ASM pas bien défini
80%
Description
Observation de 52 ASM_F0 enregistrée toute les 4 s montre des temps pas identiques entre les paires de paquets (44+44=88) + une période de 4 secondes peu précise (imprécision ~0.1 s) :
time2 - time = -0.020156860 0.011550903 0.011184692 -0.0041961670 -0.0047454834 -0.0044250488 -0.019683838
0.011184692 -0.0041961670 0.011550903 -0.0041961670 0.011154175 0.011154175 0.011566162 0.011108398
-0.0045318604 -0.019699097 -0.019683838 -0.020126343 -0.0042114258 -0.020156860 -0.019699097 -0.020126343
-0.020095825 -0.020065308 0.011352539 0.011550903 -0.026458740 -0.020065308 -0.019699097 -0.0041961670
-0.0041961670 -0.0041961670 0.011566162 0.011138916 0.011077881 -0.0045318604 -0.020156860 0.011550903
-0.0041961670 0.011093140 0.011550903 0.011123657 0.011169434 0.011184692 -0.0041961670 -0.020004272
-0.019790649 0.011550903 -0.019699097 -0.0041961670 -0.0041656494
time = 0.0000000 4.0883179 8.1497498 12.199188 16.277664 20.342529 24.385040
28.462250 32.511978 36.588318 40.638199 44.712173 48.774673 52.838242 56.899628
60.966888 65.009949 69.072952 73.134003 77.214767 81.281235 85.322617 89.384018
93.446564 97.509140 101.60860 105.68166 109.78070 113.75912 117.82260 121.90385
125.96486 130.02734 134.11949 138.18091 142.23433 146.30894 150.35422 154.43175
158.48064 162.54700 166.61948 170.68089 174.74348 178.80600 182.85767 186.91600
190.97850 195.08821 199.10388 203.18507 207.24611
Config de l'observation:
EM1
FSW : 2.0.1.0
VHDL : 1.1.26
SGSE : 2.0.0.0
SocExplorer : 0.2.2
MODE = SBM1
NM: NW=2048, SWF_P=16, ASM_P=4, BP_P0=4, BP_P1=20, LONG_F3=1
SBM1: BP_P0=1, BP_P1=5
BW=1, R0=1, R1=1, SP0=0, SP1=0
=> fichier 2014_9_29-15_14_12_packet_record
Updated by paul leroy almost 10 years ago
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modifications majeures effectuées dans le VHDL et dans le logiciel de vol. Relancer des tests dans la configuration suivante:
FSW >= 2.0.2.1
VHDL >= x.1.57
Updated by thomas chust almost 10 years ago
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- % Done changed from 0 to 80
Des tests ont été fait avec pas mal de fichiers durant les procédures automatiques de calibration/étalonnage
Avec la configuation FSW = 2.0.2.3 et VHDL = 1.1.68 on observe:
- les paires de paquets ont des temps strictement égaux
- ces temps sont rigoureux à 2^-16 s près
Donc cela est très bien mais une amélioration simple devrait être faite:
- pour des périodes entières de secondes demandées entre chaque double paquet ASM, il serait bien que cela soit effectif
- exemple pour 4 s demandées: 4 s = 262144 * 2^(-16) s OR actuellement ce qui est implémenté est 262140 (ou parfois 262139) * 2^(-16) s
Updated by paul leroy over 9 years ago
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Attention, il faut distinguer les cas où timegen est utilisé et les cas où l'horloge interne s'incrémente de façon autonome. Dans ce dernier cas, les intervalles devraient être parfaits. Avec timegen, il peu y avoir un décalage dû à l'utilisation d'une référence à 1 Hz externe (timecodes SpaceWire émis par STAR-Dundee) non synchrone de l'oscillateur local LFR utilisé pour cadencer les acquisitions.
Proposition: refaire des tests dans les deux configurations.
Updated by thomas chust over 9 years ago
Le problème semble a priori structurelle car le décalage de 4 fine times est régulier, systématique, donc ne correspondant pas à une dérive dans le temps.
Updated by thomas chust over 9 years ago
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Updated by paul leroy over 9 years ago
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Se référer à #441, qui reprend les constatations liées aux dérives de synchronisation.