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Bug #247

closed

Le champ TIME des TM (Cuc) reste à 0x800000000001

Added by Veronique bouzid over 8 years ago. Updated over 8 years ago.

Status:
Closed
Priority:
Immediate
Assignee:
Veronique bouzid
Category:
-
Target version:
-
Start date:
15/10/2014
Due date:
% Done:

100%

Estimated time:
revision:
r0

Description

Suite à la modification de Paul (Target logical ID = 0x20) pour utiliser la STarDundee en mode routeur
le champ TIME des TM_LFR reste poistionnée à la valeur suivante 0x800000000001.

Les fichiers de log sont dans /home/validation et commencent par 2014_10_15-11_34_38.
Le script utilisé est /home/validation/SCRIPT/just_normal_mode.py.

Contexte de test
LFR_FSW_PATH = /opt/LFR-FSW/2.0.1.1/fsw
Bridge selection = StarDundee
SocExplorerEngine.getSocExplorer: Version = 0.2.2, Branch = default, Changeset = c839740ef520

Carte EM.

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 #1

Updated by paul leroy over 8 years ago

  • Status changed from New to In Progress

Le problème vient du VHDL (me module time_management reste bloqué), j'ai informé Jean-Christophe. Dans les issues, en plus de la version du flight software, il faudrait mettre la version du VHDL. Dans le cas présent, c'est 1.1.26.

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 #2

Updated by paul leroy over 8 years ago

  • Status changed from In Progress to Resolved
  • Assignee changed from paul leroy to Veronique bouzid

Le bug a été identifié dans le VHDL, la révision 1.1.26 a été corrigée. La carte EM est programmée.

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 #3

Updated by Veronique bouzid over 8 years ago

  • Status changed from Resolved to Closed
  • % Done changed from 0 to 100

Test rejoué OK
script /home/validation/SCRIPT/just_normal_mode.py
Fichiers de logs rangés dans le répertoire
/home/validation/2014_10_23
Le script verif_fields.oy a été utilisé ( verif_period_hk = True + verif_period_tm = True)

T(TM_LFR_HK): nom=1.0s, Nb(T)=142.0, min=0.999715999998s, mean=0.999999802817s, max=1.000293s, Nb(T<0.9s)=0.0%, Nb(T>1.1s)=0.0%
T(.../PA_LFR_ACQUISITION_TIME): min=0.999893188477s, mean=1.00000633992s, max=1.00003051758, Nb(T<0.9s)=0.0%, Nb(T>1.1s)=0.0%

Remarque:
La version VHDL n'a pas été augmentée car l'erreur venat de l'application des contraintes sur la synthése.

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Contexte de test
LFR_FSW_PATH = /opt/LFR-FSW/2.0.1.1/fsw
Bridge selection = StarDundee
SocExplorerEngine.getSocExplorer: Version = 0.2.2, Branch = default, Changeset = c839740ef520

Carte EM: 1.1.26

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