Activity
From 19/08/2014 to 17/09/2014
17/09/2014
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05:21 PM LFR-FSW Bug #184 (Closed): [JIRA] (RPWMEB-282) Generation period of TM_LFR_SCIENCE_NORMAL_CWF_F3 packets
- Bruno : Le user manual a été rédigé pour le datapack de la CDR/TRB R2 et l'explication de Paul a été incluse dedans.
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12:51 PM Task #230: Rédaction de la demande de modification pour STEEL
- Il faut aussi vérifier si l'entrée CLK des ADCs n'est pas compatible 3.3V sinon il faut adapter pour du 2.5V (simple ...
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11:29 AM Task #239 (Closed): Parametre R2 du Waveform Picker - Doc and Verif
- - Update de la documentation LFR.
- Update du software Leon3
- Verification de la modification.
16/09/2014
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03:14 PM LFR-FSW Bug #238 (Closed): Wrong behavior after SY_xxx_DPU_CONNECT_ATTEMPT unsuccessful attempts of connection with the DPU
- also tracked by https://jira-lesia.obspm.fr/browse/RPWSWR-623
Conforming to SSS-CP-EQS-155, after unsuccesful atte... -
10:18 AM LFR-FSW Bug #237 (Closed): FFT du SGSE à faire avec 2688 point ...
- Tout est dans le titre !
:) -
10:14 AM LFR-FSW Feature #236 (Closed): niveau bruit ASM oscillant ! (sauf sur b1b1 ?)
- Observation faite avec :
EM1
FSW : 2.0.1.0
VHDL : 1.1.24
SGSE : 2.0.0.0
Injection d'une sinusoïde à 512 Hz d'...
15/09/2014
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05:19 PM Bug #234 (Closed): Problème sur la forme d'onde ("écrêtage" vers 1.5 V d'amplitudes)
- Tout est dans le titre ... :)
12/09/2014
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09:40 AM Task #233: retrofit FPGA sur EM+
- La seconde Option (module AJE) doit être proposée à Steel dans la demande de modification.
Ils se prononceront ensui...
11/09/2014
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03:35 PM Task #233: retrofit FPGA sur EM+
- h3. Solution double empreinte
Problème principal : il y a un drain thermique sous le FPGA RTAX. D'après la datashe... -
03:34 PM Task #233 (Closed): retrofit FPGA sur EM+
- trouver une solution pour permettre de monter un a3pe3000 sur l'EM+ puis de le remplacer après les premiers tests MEB...
03/09/2014
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01:52 PM Task #227: Calibration
- Passage de l'issue en mode public.
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09:42 AM Feature #33 (Closed): sous-échantillonnage des signaux électriques DC (s1, s2 et s3)
- Suppression, Feature intégrée à la Task #228.
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09:42 AM Feature #31 (Closed): filtrage + sous échantillonnage 8 voies
- Suppression, Feature intégrée à la Task #228.
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09:40 AM Task #228: DECIMATION
- Update après la suppression de la Feature #33:
La recommandation précédente ne doit pas s'appliquer sur des signau... -
09:39 AM Task #228: DECIMATION
- Update après suppression de la Feature #31:
Pour l'implémentation du filtre sous-échantillonneur en VHDL, les reco...
02/09/2014
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12:00 PM Task #230: Rédaction de la demande de modification pour STEEL
- Ci joint le draft V1 de la demande de modification, à compléter avec tous les documents cités mis à jour.
29/08/2014
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08:36 AM Task #18: PPBI et programmation des FPGA
- Mail envoyé à Jérône Carron suite à la lecture es documents qu'il a fournit sur l'exemple de TARANIS. Le LPP n'a pas ...
28/08/2014
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08:56 AM Task #228: DECIMATION
- Le design suivant a été proposé pendant un point LFR:
* 24 576 => 4096 => même filtre que le filtre anti-repliement ...
27/08/2014
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02:53 PM Task #230 (Closed): Rédaction de la demande de modification pour STEEL
- Compléter la liste pour la demande de modification à adresser à STEEL:
=> ajout des capas sur les entrées BIAS_4 et ... -
10:58 AM Task #228 (In Progress): DECIMATION
- Se renseigner sur les filtres de decimation
Commencer a definir ces modules -
10:55 AM Task #227 (Closed): Calibration
- Se renseigner sur le module de calibration
Commencer a definir ce module -
10:27 AM Task #17 (Closed): Finalisation des développements du module Spectral Matrices
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