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Pour l'implémentation du filtre sous-échantillonneur en VHDL, les recommandations sont les suivantes.

En entrée, on a un échantillonnge sur 14 bits, dont la précision est améliorée par le filtre anti-repliement (98304Hz => 24576Hz, division par 4) => la précision passe à 15 bits [TCH].
On essaiera de gagner en précision sur les formes d'onde à f1, f2 et f3 pendant le filtrage.
24576 => 4096 => division par 6 de la fréquence, on gagne un peu plus d'un bit
4096 => 256 => division par 16, on gagne un peu plus de 3 bits
4096 => 16 => division par 256, on gagne 4 bits

Pour le canal à 16 Hz, faire le calcul sur 20 bits avec 4 bits après la virgule et tronquer les 4 bits de poids fort ensuite pour finir sur 16 bits.