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-- Dephaseur.vhd
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library IEEE;
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use IEEE.std_logic_1164.all;
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use IEEE.numeric_std.all;
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--! Programme qui va gerer la creation des deux signaux de sortie
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entity Dephaseur is
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port(
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clk,raz : in std_logic; --! Horloge 25Mhz et reset du systeme
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div : in integer range 250 to 25_000; --! Valeur MAX pour le compteur (Frequence)
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phi : in integer range 4 to 12500; --! Valeur MAX pour le compteur (Dephasage)
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Stop_count : in std_logic; --! Flag, interuption des compteur / synchronise phi et div
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clk_MOD : out std_logic; --! Horloge de sortie, Modulation
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clk_DMOD : out std_logic); --! Horloge de sortie, Demodulation
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end Dephaseur;
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architecture ar_Dephaseur of Dephaseur is
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signal clk_var : std_logic;
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signal s_clk_MOD : std_logic;
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signal s_clk_DMOD : std_logic;
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signal pulse : std_logic;
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signal ou : std_logic;
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begin
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MODUL : entity work.Clock_multi
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port map(clk,raz,Stop_count,div,s_clk_MOD);
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Rz : entity work.Gene_Rz
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port map(clk,raz,s_clk_MOD,pulse);
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CLKVAR : entity work.Clock_multi
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port map(clk,raz,ou,phi,clk_var);
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RETARD : entity work.bclk_reg
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port map(clk_var,raz,s_clk_MOD,clk_DMOD);
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clk_MOD <= s_clk_MOD;
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ou <= pulse or Stop_count;
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end ar_Dephaseur;
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