# Actel Physical design constraints file # Generated file # Version: 9.1 SP3 9.1.3.4 # Family: ProASIC3L , Die: A3PE3000L , Package: 324 FBGA # Date generated: Tue Oct 18 08:21:45 2011 # # IO banks setting # # # I/O constraints # set_io CE2 \ -pinname K14 \ -fixed yes \ -DIRECTION Inout set_io MODE \ -pinname C15 \ -fixed yes \ -DIRECTION Inout set_io SSRAM_CLK \ -pinname D15 \ -fixed yes \ -DIRECTION Inout set_io ZZ \ -pinname E18 \ -fixed yes \ -DIRECTION Inout set_io {address[0]} \ -pinname D18 \ -fixed yes \ -DIRECTION Inout set_io {address[1]} \ -pinname B17 \ -fixed yes \ -DIRECTION Inout set_io {address[2]} \ -pinname A17 \ -fixed yes \ -DIRECTION Inout set_io {address[3]} \ -pinname B16 \ -fixed yes \ -DIRECTION Inout set_io {address[4]} \ -pinname A16 \ -fixed yes \ -DIRECTION Inout set_io {address[5]} \ -pinname A15 \ -fixed yes \ -DIRECTION Inout set_io {address[6]} \ -pinname A14 \ -fixed yes \ -DIRECTION Inout set_io {address[7]} \ -pinname B13 \ -fixed yes \ -DIRECTION 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