diff --git a/lib/lpp/lpp_cna/APB_CNA.vhd b/lib/lpp/lpp_cna/APB_CNA.vhd
--- a/lib/lpp/lpp_cna/APB_CNA.vhd
+++ b/lib/lpp/lpp_cna/APB_CNA.vhd
@@ -44,6 +44,7 @@ entity APB_CNA is
     rst     : in  std_logic;           --! Reset general du composant
     apbi    : in  apb_slv_in_type;     --! Registre de gestion des entrées du bus
     apbo    : out apb_slv_out_type;    --! Registre de gestion des sorties du bus
+    Cal_EN  : out std_logic;           --! Signal Enable du multiplex pour la CAL
     SYNC    : out std_logic;           --! Signal de synchronisation du convertisseur
     SCLK    : out std_logic;           --! Horloge systeme du convertisseur
     DATA    : out std_logic            --! Donnée numérique sérialisé
@@ -120,4 +121,5 @@ Rec.CNA_Cfg(1) <= flag_sd;
     end process;
 
 apbo.prdata     <=   Rdata when apbi.penable = '1';
+Cal_EN <= enable;
 end ar_APB_CNA;
diff --git a/lib/lpp/lpp_cna/CNA_TabloC.vhd b/lib/lpp/lpp_cna/CNA_TabloC.vhd
--- a/lib/lpp/lpp_cna/CNA_TabloC.vhd
+++ b/lib/lpp/lpp_cna/CNA_TabloC.vhd
@@ -28,7 +28,7 @@ use work.Convertisseur_config.all;
 
 entity CNA_TabloC is
   port(
-    clock       : in std_logic;                        --! Horloge du composant
+    clk         : in std_logic;                        --! Horloge du composant
     rst         : in std_logic;                        --! Reset general du composant
     enable      : in std_logic;                        --! Autorise ou non l'utilisation du composant
     Data_C      : in std_logic_vector(15 downto 0);    --! Donnée Numérique d'entrée sur 16 bits
@@ -44,29 +44,14 @@ end CNA_TabloC;
 
 architecture ar_CNA_TabloC of CNA_TabloC is
 
---component CLKINT
---port( A : in    std_logic := 'U';
---      Y : out   std_logic);
---end component;
-
---signal clk      : std_logic;
-
---signal raz          : std_logic;
 signal s_SCLK      : std_logic;
 signal OKAI_send    : std_logic;
 
 begin
 
---CLKINT_0 : CLKINT
---    port map(A => clock, Y => clk);
-
---CLKINT_1 : CLKINT
---    port map(A => rst, Y => raz);
-
-
 SystemCLK : entity work.Systeme_Clock
     generic map (nb_serial)
-    port map (clock,rst,s_SCLK);
+    port map (clk,rst,s_SCLK);
 
 
 Signal_sync : entity work.Gene_SYNC
@@ -74,7 +59,7 @@ Signal_sync : entity work.Gene_SYNC
 
 
 Serial : entity work.serialize
-    port map (clock,rst,s_SCLK,Data_C,OKAI_send,flag_sd,Data);
+    port map (clk,rst,s_SCLK,Data_C,OKAI_send,flag_sd,Data);
 
 
 SCLK        <= s_SCLK;
diff --git a/lib/lpp/lpp_cna/lpp_cna.vhd b/lib/lpp/lpp_cna/lpp_cna.vhd
--- a/lib/lpp/lpp_cna/lpp_cna.vhd
+++ b/lib/lpp/lpp_cna/lpp_cna.vhd
@@ -43,6 +43,7 @@ component APB_CNA is
     rst     : in  std_logic;
     apbi    : in  apb_slv_in_type;
     apbo    : out apb_slv_out_type;
+    Cal_EN  : out std_logic;
     SYNC    : out std_logic;
     SCLK    : out std_logic;
     DATA    : out std_logic
@@ -52,7 +53,7 @@ end component;
 
 component CNA_TabloC is
     port(
-        clock       : in std_logic;
+        clk       : in std_logic;
         rst         : in std_logic;
         enable      : in std_logic;
         Data_C      : in std_logic_vector(15 downto 0);