diff --git a/boards/em-LeonLPP-A3PE3kL-v3-core1/LFR-em_1.1.85.pdc b/boards/em-LeonLPP-A3PE3kL-v3-core1/LFR-em_1.1.85.pdc
new file mode 100644
--- /dev/null
+++ b/boards/em-LeonLPP-A3PE3kL-v3-core1/LFR-em_1.1.85.pdc
@@ -0,0 +1,127 @@
+set_io	clk49_152MHz	-pinname	D5	-fixed	yes	-DIRECTION	Inout
+set_io	clk100MHz	-pinname	B3	-fixed	yes	-DIRECTION	Inout
+set_io	reset		-pinname	N18	-fixed	yes	-DIRECTION	Inout
+
+set_io	{address[0]}	-pinname	H16	-fixed	yes	-DIRECTION	Inout
+set_io	{address[1]}	-pinname	J15	-fixed	yes	-DIRECTION	Inout
+set_io	{address[2]}	-pinname	B18	-fixed	yes	-DIRECTION	Inout
+set_io	{address[3]}	-pinname	C17	-fixed	yes	-DIRECTION	Inout
+set_io	{address[4]}	-pinname	C18	-fixed	yes	-DIRECTION	Inout
+set_io	{address[5]}	-pinname	U2	-fixed	yes	-DIRECTION	Inout
+set_io	{address[6]}	-pinname	U3	-fixed	yes	-DIRECTION	Inout
+set_io	{address[7]}	-pinname	R5	-fixed	yes	-DIRECTION	Inout
+set_io	{address[8]}	-pinname	N11	-fixed	yes	-DIRECTION	Inout
+set_io	{address[9]}	-pinname	R13	-fixed	yes	-DIRECTION	Inout
+set_io	{address[10]}	-pinname	V13	-fixed	yes	-DIRECTION	Inout
+set_io	{address[11]}	-pinname	U13	-fixed	yes	-DIRECTION	Inout
+set_io	{address[12]}	-pinname	V15	-fixed	yes	-DIRECTION	Inout
+set_io	{address[13]}	-pinname	V16	-fixed	yes	-DIRECTION	Inout
+set_io	{address[14]}	-pinname	V17	-fixed	yes	-DIRECTION	Inout
+set_io	{address[15]}	-pinname	N1	-fixed	yes	-DIRECTION	Inout
+set_io	{address[16]}	-pinname	R3	-fixed	yes	-DIRECTION	Inout
+set_io	{address[17]}	-pinname	P4	-fixed	yes	-DIRECTION	Inout
+set_io	{address[18]}	-pinname	N3	-fixed	yes	-DIRECTION	Inout
+set_io	{address[19]}	-pinname	M7 	-fixed	yes	-DIRECTION	Inout
+
+set_io	{data[0]}	-pinname	P17	-fixed	yes	-DIRECTION	Inout
+set_io	{data[1]}	-pinname	R18	-fixed	yes	-DIRECTION	Inout
+set_io	{data[2]}	-pinname	T18	-fixed	yes	-DIRECTION	Inout
+set_io	{data[3]}	-pinname	J13	-fixed	yes	-DIRECTION	Inout
+set_io	{data[4]}	-pinname	T13	-fixed	yes	-DIRECTION	Inout
+set_io	{data[5]}	-pinname	T12	-fixed	yes	-DIRECTION	Inout
+set_io	{data[6]}	-pinname	R12	-fixed	yes	-DIRECTION	Inout
+set_io	{data[7]}	-pinname	T11	-fixed	yes	-DIRECTION	Inout
+set_io	{data[8]}	-pinname	N2	-fixed	yes	-DIRECTION	Inout
+set_io	{data[9]}	-pinname	P1	-fixed	yes	-DIRECTION	Inout
+set_io	{data[10]}	-pinname	R1	-fixed	yes	-DIRECTION	Inout
+set_io	{data[11]}	-pinname	T1	-fixed	yes	-DIRECTION	Inout
+set_io	{data[12]}	-pinname	M4	-fixed	yes	-DIRECTION	Inout
+set_io	{data[13]}	-pinname	K1	-fixed	yes	-DIRECTION	Inout
+set_io	{data[14]}	-pinname	J1	-fixed	yes	-DIRECTION	Inout
+set_io	{data[15]}	-pinname	H1	-fixed	yes	-DIRECTION	Inout
+set_io	{data[16]}	-pinname	H15	-fixed	yes	-DIRECTION	Inout
+set_io	{data[17]}	-pinname	G15	-fixed	yes	-DIRECTION	Inout
+set_io	{data[18]}	-pinname	H13	-fixed	yes	-DIRECTION	Inout
+set_io	{data[19]}	-pinname	G12	-fixed	yes	-DIRECTION	Inout
+set_io	{data[20]}	-pinname	V14	-fixed	yes	-DIRECTION	Inout
+set_io	{data[21]}	-pinname	N9	-fixed	yes	-DIRECTION	Inout
+set_io	{data[22]}	-pinname	M13	-fixed	yes	-DIRECTION	Inout
+set_io	{data[23]}	-pinname	M15	-fixed	yes	-DIRECTION	Inout
+set_io	{data[24]}	-pinname	J17	-fixed	yes	-DIRECTION	Inout
+set_io	{data[25]}	-pinname	K15	-fixed	yes	-DIRECTION	Inout
+set_io	{data[26]}	-pinname	J14	-fixed	yes	-DIRECTION	Inout
+set_io	{data[27]}	-pinname	U18	-fixed	yes	-DIRECTION	Inout
+set_io	{data[28]}	-pinname	H18	-fixed	yes	-DIRECTION	Inout
+set_io	{data[29]}	-pinname	J18	-fixed	yes	-DIRECTION	Inout
+set_io	{data[30]}	-pinname	G17	-fixed	yes	-DIRECTION	Inout
+set_io	{data[31]}	-pinname	F18	-fixed	yes	-DIRECTION	Inout
+
+set_io	nSRAM_BE0	-pinname	U12	-fixed	yes	-DIRECTION	Inout
+set_io	nSRAM_BE1	-pinname	K18	-fixed	yes	-DIRECTION	Inout
+set_io	nSRAM_BE2	-pinname	K12	-fixed	yes	-DIRECTION	Inout
+set_io	nSRAM_BE3	-pinname	F17	-fixed	yes	-DIRECTION	Inout
+set_io	nSRAM_WE	-pinname	D18	-fixed	yes	-DIRECTION	Inout
+set_io	nSRAM_CE	-pinname	M6	-fixed	yes	-DIRECTION	Inout
+set_io	nSRAM_OE	-pinname	N12	-fixed	yes	-DIRECTION	Inout
+
+set_io	spw1_din	-pinname	D6	-fixed	yes	-DIRECTION	Inout
+set_io	spw1_sin	-pinname	C6	-fixed	yes	-DIRECTION	Inout
+set_io	spw1_dout	-pinname	C16	-fixed	yes	-DIRECTION	Inout
+set_io	spw1_sout	-pinname	C4	-fixed	yes	-DIRECTION	Inout
+
+set_io	spw2_din	-pinname	E6	-fixed	yes	-DIRECTION	Inout
+set_io	spw2_sin	-pinname	C15	-fixed	yes	-DIRECTION	Inout
+set_io	spw2_dout	-pinname	B7	-fixed	yes	-DIRECTION	Inout
+set_io	spw2_sout	-pinname	D7	-fixed	yes	-DIRECTION	Inout
+
+set_io	{led[0]}	-pinname	K17	-fixed	yes	-DIRECTION	Inout
+set_io	{led[1]}	-pinname	L18	-fixed	yes	-DIRECTION	Inout
+set_io	{led[2]}	-pinname	M17	-fixed	yes	-DIRECTION	Inout
+
+#set_io	TAG1    -pinname	J12	-fixed	yes	-DIRECTION	Inout
+set_io	TAG2	-pinname	K13	-fixed	yes	-DIRECTION	Inout
+#set_io	TAG3	-pinname	L16	-fixed	yes	-DIRECTION	Inout
+set_io	TAG4	-pinname	L15	-fixed	yes	-DIRECTION	Inout
+#set_io	TAG5	-pinname	M16	-fixed	yes	-DIRECTION	Inout
+#set_io	TAG6	-pinname	L13	-fixed	yes	-DIRECTION	Inout
+#set_io TAG7	-pinname	P6	-fixed	yes	-DIRECTION	Inout
+set_io	TAG8	-pinname	R6	-fixed	yes	-DIRECTION	Inout
+#set_io	TAG9	-pinname	T4	-fixed	yes	-DIRECTION	Inout
+
+set_io bias_fail_sw -pinname A3 -fixed	yes	-DIRECTION	Inout
+
+set_io	{ADC_OEB_bar_CH[0]}	-pinname	A13	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_OEB_bar_CH[1]}	-pinname	A14	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_OEB_bar_CH[2]}	-pinname	A10	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_OEB_bar_CH[3]}	-pinname	B10	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_OEB_bar_CH[4]}	-pinname	B13	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_OEB_bar_CH[5]}	-pinname	D13	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_OEB_bar_CH[6]}	-pinname	A11	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_OEB_bar_CH[7]}	-pinname	B12	-fixed	yes	-DIRECTION	Inout
+
+set_io	ADC_smpclk	-pinname	A15	-fixed	yes	-DIRECTION	Inout
+
+set_io	HK_smpclk  	-pinname	R11	-fixed	yes	-DIRECTION	Inout
+set_io	ADC_OEB_bar_HK 	-pinname	D14	-fixed	yes	-DIRECTION	Inout
+set_io	{HK_SEL[1]}	-pinname	A2	-fixed	yes	-DIRECTION	Inout
+set_io	{HK_SEL[0]}	-pinname	C3	-fixed	yes	-DIRECTION	Inout
+
+set_io	{ADC_data[0]}	-pinname	A16	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[1]}	-pinname	B16	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[2]}	-pinname	A17	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[3]}	-pinname	C12	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[4]}	-pinname	B17	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[5]}	-pinname	C13	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[6]}	-pinname	D15	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[7]}	-pinname	E15	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[8]}	-pinname	D16	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[9]}	-pinname	F16	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[10]}	-pinname	F15	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[11]}	-pinname	G16	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[12]}	-pinname	F13	-fixed	yes	-DIRECTION	Inout
+set_io	{ADC_data[13]}	-pinname	G13	-fixed	yes	-DIRECTION	Inout
+
+set_io	DAC_SDO    -pinname	A4	-fixed	yes	-DIRECTION	Inout
+set_io	DAC_SCK    -pinname	A5	-fixed	yes	-DIRECTION	Inout
+set_io	DAC_SYNC   -pinname	B6	-fixed	yes	-DIRECTION	Inout
+set_io	DAC_CAL_EN -pinname	A6	-fixed	yes	-DIRECTION	Inout
diff --git a/boards/em-LeonLPP-A3PE3kL-v3-core1/LFR-em_1.1.85.sdc b/boards/em-LeonLPP-A3PE3kL-v3-core1/LFR-em_1.1.85.sdc
new file mode 100644
--- /dev/null
+++ b/boards/em-LeonLPP-A3PE3kL-v3-core1/LFR-em_1.1.85.sdc
@@ -0,0 +1,114 @@
+################################################################################
+#  SDC WRITER VERSION "3.1";
+#  DESIGN "LFR_EQM";
+#  Timing constraints scenario: "Primary";
+#  DATE "Fri Apr 24 16:02:16 2015";
+#  VENDOR "Actel";
+#  PROGRAM "Actel Designer Software Release v9.1 SP5";
+#  VERSION "9.1.5.1"  Copyright (C) 1989-2012 Actel Corp. 
+################################################################################
+
+
+set sdc_version 1.7
+
+
+########  Clock Constraints  ########
+
+create_clock  -name { clk100MHz } -period 10.000 -waveform { 0.000 5.000  }  { clk100MHz  } 
+
+create_clock  -name { clk49_152MHz } -period 20.345 -waveform { 0.000 10.172  }  { clk49_152MHz  } 
+
+create_clock  -name { clk_25:Q } -period 40.000 -waveform { 0.000 20.000  }  { clk_25:Q  } 
+
+create_clock  -name { clk_24:Q } -period 40.690 -waveform { 0.000 20.345  }  { clk_24:Q  } 
+
+create_clock  -name { spw_inputloop.1.spw_phy0/rxclki_RNO:Y } -period 100.000 -waveform { 0.000 50.000  }  { spw_inputloop.1.spw_phy0/rxclki_RNO:Y  } 
+
+create_clock  -name { spw_inputloop.0.spw_phy0/rxclki_RNO:Y } -period 100.000 -waveform { 0.000 50.000  }  { spw_inputloop.0.spw_phy0/rxclki_RNO:Y  } 
+
+
+
+########  Generated Clock Constraints  ########
+
+
+
+########  Clock Source Latency Constraints #########
+
+
+
+########  Input Delay Constraints  ########
+
+set_input_delay 0.000 -clock { clk_25:Q }  [get_ports { data[0] data[10] data[11] data[12] data[13] data[14] data[15] data[16] data[17] data[18] data[19] data[1] data[20] data[21] data[22] data[23] data[24] data[25] data[26] data[27] data[28] data[29] data[2] data[30] data[31] data[3] data[4] data[5] data[6] data[7] data[8] data[9] }] 
+set_max_delay 30.000 -from [get_ports { data[0] data[10] data[11] data[12] data[13] data[14] \
+data[15] data[16] data[17] data[18] data[19] data[1] data[20] data[21] data[22] data[23] \
+data[24] data[25] data[26] data[27] data[28] data[29] data[2] data[30] data[31] data[3] \
+data[4] data[5] data[6] data[7] data[8] data[9] }]  -to [get_clocks {clk_25:Q}] 
+set_min_delay 0.000 -from [get_ports { data[0] data[10] data[11] data[12] data[13] data[14] \
+data[15] data[16] data[17] data[18] data[19] data[1] data[20] data[21] data[22] data[23] \
+data[24] data[25] data[26] data[27] data[28] data[29] data[2] data[30] data[31] data[3] \
+data[4] data[5] data[6] data[7] data[8] data[9] }]  -to [get_clocks {clk_25:Q}] 
+
+#set_input_delay 0.000 -clock { clk_25:Q }  [get_ports { nSRAM_BUSY }] 
+#set_max_delay 10.000 -from [get_ports { nSRAM_BUSY }]  -to [get_clocks {clk_25:Q}] 
+#set_min_delay 0.000 -from [get_ports { nSRAM_BUSY }]  -to [get_clocks {clk_25:Q}] 
+
+
+
+########  Output Delay Constraints  ########
+
+set_output_delay 0.000 -clock { clk_25:Q }  [get_ports { data[0] data[10] data[11] data[12] data[13] data[14] data[15] data[16] data[17] data[18] data[19] data[1] data[20] data[21] data[22] data[23] data[24] data[25] data[26] data[27] data[28] data[29] data[2] data[30] data[31] data[3] data[4] data[5] data[6] data[7] data[8] data[9] }] 
+set_max_delay 18.000 -from [get_clocks {clk_25:Q}]  -to [get_ports { data[0] data[10] data[11] \
+data[12] data[13] data[14] data[15] data[16] data[17] data[18] data[19] data[1] data[20] \
+data[21] data[22] data[23] data[24] data[25] data[26] data[27] data[28] data[29] data[2] \
+data[30] data[31] data[3] data[4] data[5] data[6] data[7] data[8] data[9] }] 
+set_min_delay 0.000 -from [get_clocks {clk_25:Q}]  -to [get_ports { data[0] data[10] data[11] \
+data[12] data[13] data[14] data[15] data[16] data[17] data[18] data[19] data[1] data[20] \
+data[21] data[22] data[23] data[24] data[25] data[26] data[27] data[28] data[29] data[2] \
+data[30] data[31] data[3] data[4] data[5] data[6] data[7] data[8] data[9] }] 
+
+set_output_delay 0.000 -clock { clk_25:Q }  [get_ports { address[0] address[10] address[11] address[12] address[13] address[14] address[15] address[16] address[17] address[18] address[19] address[1] address[2] address[3] address[4] address[5] address[6] address[7] address[8] address[9] }] 
+set_max_delay 20.000 -from [get_clocks {clk_25:Q}]  -to [get_ports { address[0] address[10] \
+address[11] address[12] address[13] address[14] address[15] address[16] address[17] \
+address[18] address[19] address[1] address[2] address[3] address[4] address[5] address[6] \
+address[7] address[8] address[9] }] 
+set_min_delay 0.000 -from [get_clocks {clk_25:Q}]  -to [get_ports { address[0] address[10] \
+address[11] address[12] address[13] address[14] address[15] address[16] address[17] \
+address[18] address[19] address[1] address[2] address[3] address[4] address[5] address[6] \
+address[7] address[8] address[9] }] 
+
+set_output_delay 0.000 -clock { clk_25:Q }  [get_ports { nSRAM_BE0 nSRAM_BE1 nSRAM_BE2 nSRAM_E3 nSRAM_WE nSRAM_CE nSRAM_OE }] 
+set_max_delay 20.000 -from [get_clocks {clk_25:Q}]  -to [get_ports { nSRAM_BE0 nSRAM_BE1 nSRAM_BE2 nSRAM_E3 nSRAM_WE nSRAM_CE nSRAM_OE }] 
+set_min_delay 0.000  -from [get_clocks {clk_25:Q}]  -to [get_ports { nSRAM_BE0 nSRAM_BE1 nSRAM_BE2 nSRAM_E3 nSRAM_WE nSRAM_CE nSRAM_OE }]
+
+
+########   Delay Constraints  ########
+
+set_max_delay 4.000 -from [get_ports { spw2_sin spw2_din spw1_sin spw1_din reset }]  -to [get_clocks { spw_inputloop.1.spw_phy0/ntstrxclk.rx_clkbuf/pa3e.pae30/buf1.buf_RNO:Y}] 
+
+set_max_delay 4.000 -from [get_ports { spw2_sin spw2_din spw1_sin spw1_din reset }]  -to [get_clocks {spw_inputloop.0.spw_phy0/ntstrxclk.rx_clkbuf/pa3e.pae30/buf1.buf_RNO:Y}] 
+
+
+########   Delay Constraints  ########
+
+
+
+########   Multicycle Constraints  ########
+
+
+
+########   False Path Constraints  ########
+
+
+
+########   Output load Constraints  ########
+
+
+
+########  Disable Timing Constraints #########
+
+
+
+########  Clock Uncertainty Constraints #########
+
+
+