VHDLib: Issueshttps://hephaistos.lpp.polytechnique.fr/redmine/https://hephaistos.lpp.polytechnique.fr/redmine/redmine/favicon.ico?15080976012016-12-02T12:09:15ZRedmine
Redmine Bug #850 (New): [IMPORTANT] amélioration de l'opération de shaping dans le VHDL LFRhttps://hephaistos.lpp.polytechnique.fr/redmine/issues/8502016-12-02T12:09:15ZJean-Christophe Pellion
<p>ajouter un écrêtage au signaux</p>
Feature #29 (New): mise à jour LPP IP Core User's Manualhttps://hephaistos.lpp.polytechnique.fr/redmine/issues/292013-12-13T11:50:13Zpaul leroy
<p>IIR Cell Filter <br>
=> ajouter une colonne à la description du pipeline: READ OUT doit correspondre à la sortie de la mémoire<br>
=> inverser les colonne IN1 et IN2</p>