https://hephaistos.lpp.polytechnique.fr/redmine/https://hephaistos.lpp.polytechnique.fr/redmine/redmine/favicon.ico?15080976012014-03-28T09:07:30ZRedmineLFR-FSW - Bug #95: La durée du boot/reboot du LFR FSW semble mal maîtrisée.https://hephaistos.lpp.polytechnique.fr/redmine/issues/95?journal_id=1502014-03-28T09:07:30Zpaul leroy
<ul><li><strong>Status</strong> changed from <i>New</i> to <i>Resolved</i></li></ul><p>fsw >= 1.0.0.4<br />pour la mesure du temps de boot, un paquet HK est émis à la fin du boot avec tous les octets à 0xff hormis la révision du soft et la version du VHDL.</p> LFR-FSW - Bug #95: La durée du boot/reboot du LFR FSW semble mal maîtrisée.https://hephaistos.lpp.polytechnique.fr/redmine/issues/95?journal_id=2772014-05-15T10:08:28Zpaul leroy
<ul><li><strong>Assignee</strong> changed from <i>paul leroy</i> to <i>bruno katra</i></li></ul> LFR-FSW - Bug #95: La durée du boot/reboot du LFR FSW semble mal maîtrisée.https://hephaistos.lpp.polytechnique.fr/redmine/issues/95?journal_id=4362014-06-24T14:18:42Zbruno katra
<ul><li><strong>Status</strong> changed from <i>Resolved</i> to <i>Closed</i></li></ul><p>Cela semble maintenant stable : mail Véro :</p>
<p>hello,<br />Pour info sur l'EM, le temps de boot varie entre <strong>0x12c4 à 0x12cd</strong> (fine time) avec VHDL=1.0.23</p>
<p>Sur la carte minilfr,<br />on etait entre 0x0ea9 avec VHDL 0.0.16<br />on est à 0x12ca avec VHDL 0.0.23.</p>
<p>Véronique</p>